第四章：触发器 | 🐟🐟's blog

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4.1 触发器概述

4.1.1 触发器的定义

能够存储一位二进制信息的基本单元电路称触发器(Flip-Flop)。简写为 FF，又称双稳态触发器。

4.1.2 触发器的特点

具有两个能自行保持的稳定状态（稳态），用来表示逻辑状态的“0”或“1”，或表示二进制数的0或1。

具有两个互补输出( Q、~Q )

💡

当Q=1时称触发器存储了“1”；表示为1状态

当Q=0时称触发器存储了“0”。表示为0状态

有一组控制(激励、驱动)输入。

在输入信号作用下，触发器的两个稳定状态(触发器存储的值是能够改变的)可相互转换(状态的翻转)

或许有定时(时钟)端CP(Clock Pulse)。

在输入信号消失后，电路能将获得的新状态保存下来。具有功能。

触发器接收输入信号之前的状态叫做现态，用Qn表示。触发器接收输入信号之后的状态叫做次态，用Qn+1表示。现态和次态是两个相邻离散时间里触发器输出端的状态。

4.1.3 触发器的作用

触发器和门电路是构成数字电路的基本单元。

时序逻辑电路 vs 组合逻辑电路

触发器有记忆功能，由它构成的电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关(时序逻辑电路)。
而门电路无记忆功能，由它构成的电路在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关(组合逻辑电路)。

4.1.4 触发器的类型

触发器可按不同标准分类：

按逻辑功能分：（这些名称来源于其输入信号的命名，如RS表示有R和S两个输入端）

RS触发器

D触发器

JK触发器

T触发器

T′触发器

按触发方式分：

电平触发（如基本RS、同步触发器）

边沿触发（在脉冲上升沿或下降沿触发）

主从触发

按电路结构分：

基本 RS 触发器

同步触发器

主从触发器

边沿触发器

（这些结构是逐步改进的结果：为解决基本RS的问题，加入控制门得到同步结构；再进一步优化得到主从或边沿结构）

4.1.5 触发器逻辑功能的描述方法

与逻辑函数类似，触发器的功能也可通过多种方式描述：

特性表（类似于真值表）

特性方程（可通过卡诺图从特性表推导）

驱动表（又称激励表，从输出反推所需输入）

状态转换图

波形图（又称时序图）

本章考核的重点通常是：根据触发器类型和输入波形，绘制输出波形。因此，掌握各类触发器的功能和特性至关重要。

4.2 基本R-S触发器

4.2.1 与非门构成的R-S触发器

电路结构

💡

电路结构一般不会考，因此这一章中的电路结构除了基本RS触发器，其他的应该都只要扫一眼就好了。

低电平有效所以信号名称上有——，Set置1端对应Q，Reset置0端对应Q’
要注意的是，在触发器的电路符号中，~s，~r，~Q引脚处有一个圈圈，靠着芯片。这是是值取反的意思。可以发现信号上有低电平有效符号的都有这个圈

逻辑功能

触发器被置0/1，对应功能只看Q端。（Q‘端取反即可）

根据&0=0的特性，从输入0开始分析

这个R’和S’是个整体。整体赋值

低电平有效，所以0有效，如果两个输入端都有效即0，那么发生错误

两个输入端都是1，那么都无效，所以保持

输出都是1

信号撤销：信号从0→1

特性表

注意：同一个端在输入前和输入后的状态

分析：我们发现这里是低电平有效，无论当前状态Qn是什么，如果RD’为0，那么我们就听reset的，即触发器放置0.如果SD’=0，那么我们就听set的，即触发器置1。11无效就是保持
根据这三种有效情况RD’和SD’的取值，我们发现两者之和为1的时候，是有效情况。即约束条件【这里可以记一下：与非门的约束条件是或表达，或非门的约束条件是与表达】

特性方程

斜左上角写Qn+1

状态转换图

表示触发器从一种状态转换到另一种状态(或保持状态不变时)，对输入信号的要求。

化简后，这个X表示任意取：可0可1

驱动表

即：根据输出反推所需输入信号

可以直接从状态转移图得到驱动表，也可从特性表直接得，但注意：取值依然是从00~11

💡

分析包含触发器的逻辑电路时，应熟练运用特性表，特性方程和状态转换图

设计含有触发器的逻辑电路，则运用触发器的驱动表。

【例1】设图中触发器初始状态为0，试对应输入波形画出Q和Q’的波形。

其实根据记忆我们可以知道这个是与非门构成的RS触发器，且低电平输入有效（10/01谁是0听谁的功能，1是无效，11则保持，00则错误）

在所有信号的变化处画上辅助线，分段画出Q的波形，再取反就得到Q’的时序图

【例2】信号分时撤消、同时撤消情况

不允许出现的情况是00，同时有效，发现他们都是出现1，所以Q和Q’都是1.

所以如果有约束情况的话，那么Q’是Q取反，那么就会出错。

当RS触发器R’.S’同时有效Q和Q’都是1之后的操作:信号撤销（0→1）

分时撤销：取决于后撤信号（没变成1还是0的那个），跟正常状态相同的分析。
同时撤消:状态不定(竞态)，取决于实际器件的延时。

4.2.2 或非门构成的R-S触发器

电路组成

输入是高电平有效，所以没有圆圈，使用的是或非门
这里的Q对应R，实际上的功能还是Q决定。

与非是Q对应S’

逻辑功能

先看1输入，因为或非有1为1

触发器被置0/1，对应功能只看Q端。（Q‘端取反即可）

根据|1=1的特性，从=1输入开始分析

这个RD’和SD’是个整体。整体赋值

高电平有效，所以1有效，如果两个输入端都有效即1，那么发生错误

两个输入端都是0，那么都无效，所以保持

都是1的时候禁止，Q,Q’都输出0

信号撤销：1→0

特性表

分析：我们发现这里是高电平有效，无论当前状态Qn是什么，如果R为1，那么我们就听reset的，即触发器放置0.如果S=1，那么我们就听set的，即触发器置1.（follow高电平的对应的功能）
根据这三种有效情况R’和S’的取值，我们发现两者之积为0的时候，是有效情况。即约束条件【这里可以记一下：与非门的约束条件是或表达11有效，即S’+D’=1，或非门的约束条件是与表达00有效，那就是RS=0】

特性方程

发现和前面与非门R-S触发器一样：Qn+1 = S + R’Qn
只是约束条件不一样

💡

这里可以记一下：

与非门的约束条件是或表达式，11有效，即S’+R’=1

或非门的约束条件是与表达式，00有效，即RS=0

【例3】设图中触发器初始状态为0，试对应输入波形画出Q和Q’的波形。

高电平输入，所以是由或非门构成的R-S触发器。

所有电平的转折处，标上辅助线，一部分一部分来看。

分析：我们发现这里是高电平有效，无论当前状态Qn是什么，如果R为1，那么我们就听reset的，即触发器放置0.如果S=1，那么我们就听set的，即触发器置1.（follow端口是高电平1的对应的功能）。00无效，那就是保持。

同时画Q,Q’,因为会有信号撤销（1→0)的情况。信号撤销发生之前，需要QQ’都是输出0.（因为无效是11，经过或非则是输出0）

表示竞态：高低虚线形成矩形画出来，表示状态不定。

分时撤销都取决于后撤销的那个，然后正常执行

4.2.3 基本RS触发器的两种形式比较

或非R-S触发器：Q对应R，实际上的功能还是Q决定。

与非R-S触发器：Q对应S’

4.2.4 基本RS触发器的优缺点

优点

电路简单，具有置0，置1和保持功能是构成各种触发器的基础，可用作数据寄存、消抖开关、脉冲变换。

缺点

输入电平直接控制输出状态，使用不便，抗干扰能力差。（输入电平一边，输出就变化了）
输入有约束条件。与非门不能同时为0，或非门不能同时为1
没有时钟信号，无法与其他部件同步工作

4.3 同步（钟控）触发器

同步触发器(Synchronous Flip-Flop):

在数字系统中，为了协调各部分有节拍地工作，通常要求一些触发器在同一时刻动作。为此，必须采用同步脉冲，使这些触发器在同步脉冲作用下根据输入信号同时改变状态，而在没有同步脉冲输入时，触发器保持原状态不变，这个同步脉冲称为时钟脉冲CP (Clock Pulse)。

具有时钟脉冲控制的触发器称为时钟触发器，又称钟控触发器。

4.3.1 同步（钟控）RS触发器

电路组成

与非R-S基础上增加了两个与非门，且由CP控制（即CP是与非门的一个输入）

另一个输入是S和R，对应高电平有效

由于是与非门改造而来，所以是S对应Q

工作原理

CP=0,触发器状态保持不变
CP=1,将输入信号R和S取非之后送至基本RS触发器输入端

逻辑功能

分析：我们发现这里是RS高电平有效，无论当前状态Qn是什么，如果R为1，那么我们就听reset的，即触发器放置0.如果S=1，那么我们就听set的，即触发器置1.（follow端口是高电平1的对应的功能）。00无效，那就是保持。
和我们或非门RS的特性表一样，但是注意前提CP=1.CP=0,那么次态=现态，即状态保持

同样的触发器内部的门电路结构是不用背的，但是电路符号需要背下来，特别是钟控信号（以及钟控信号的尖尖）。

三输入：S,CP,R,内部钟控处是三角形，然后S对应Q，R对应R’

另外需要注意的是，这里的输入信号已经变成了S和R。从门电路中也能看出来，当CP=0时，触发器的状态将被保持。

特性表、特性方程

CP=1

和或非门表达式和约束一样

我们再回忆一下：或非约束条件是与，由于高电平有效所以00有效，与，那么RS=0

状态转换图

我们如果直接向写的画，主要是注意状态0到状态1，写1，高电平有效，所以RS=01,下面就是10，剩下两种情况在两边。

[例5]设同步RS触发器初始状态为0，试对应输入波形画出Q和Q’的波形。

CP=0,保持，CP=1,或非RS触发器规律一样

每个跳变做出辅助线，分区间分析

有约束条件，所以波形要同时绘制

分析

初始状态CP=0,保持初始状态0(题意)，所以Q=0,Q’=1
在保持区间CP=0不用理会S和R的变化（即CP第一个0的时间段），只关心当前状态是什么，即Q保持，所以Q‘也保持
两个都是有效电平1的时候，禁止，但还是有输出均为1，这个时候Q=Q’=0.接下来的操作是信号撤销：同时撤销/分时撤销（取决于后撤信号，正常计算，Q:1→0）

注意：这里分时撤销和或非门不一样，本质是与非门的分时撤销，与非门输入00，输出11（或非门是输入11，输出00）

CP撤销状态也不确定

同步RS触发器的优缺点

优点

时钟电平控制:在CP=1期间触发器接收输入信号，CP=0时保持状态不变，多个触发器可以在同一时钟脉冲控制下同步工作。
给用户的使用带来了方便，其抗干扰能力也比基本RS触发器强得多。

缺点

存在不定状态，R、S之间仍有约束。
存在空翻现象:在CP=1期间，输入信号RS的多次变化，使触发器的状态Q也随之多次变化。只能用于数据锁存，而不能用于计数器、寄存器和存储器中。

4.3.2 同步D触发器

电路组成

在原来的同步RS触发器的基础上增加一个非门，把输入端R和S连接起来。S=D,R=D’,发现满足以前的SR=0,所以这样设计让同步D触发器没有约束条件了

就相当于D输入了，S=D,R=D’，那么一定成立，不会出现错误情况。还是在CP=1的时候有效

逻辑功能

将原来的同步RS触发器看作整体，那么输入还是高电平有效，就是功能由1的那个端决定。只是这里RS的取值都由D来控制，也就是记得S=D,R=D’就可以。
比如说D=0,S=0,R=1,所以功能reset是置0

我们又发现规律：CP=1,D=0的时候输出为0，D=1的时候输出为1，所以由D决定（determined）。CP=0保持

特征表和特征方程

输入决定输出：Qn+1 = D;
且没有关于D的约束条件（也就是没有关于R和S的约束条件）
但是是在CP=1期间有效，CP=0的时候保持

状态转换图

【例6】设同步D触发器初始状态为0，试对应输入波形画出D和D’的波形。

CP=1,Qn+1=D;CP=0,保持

我们发现:CP=1期间，输入多次变化，输出也多次变化→”空翻”现象

同步D触发器的优缺点

优点

时钟电平控制，输入无约束问题，优于同步RS触发器。
CP=1时跟随，下降沿到来时才锁存。有时钟信号，可以同步工作

缺点

仍然存在空翻现象，限制了同步触发器的应用
只有一个输入端，逻辑功能简单。

4.4 边沿触发器

边沿触发器(Edge -Triggered Flip-Flop)

只在时钟脉冲CP的上升沿或下降沿接收输入信号，而在CP=1及CP=0期间以及CP非约定边沿，触发器不接收数据，保持原态不变。
既然是在上升沿/下降沿这种跳变瞬间信号改变，在这种瞬间信号也不会改变多次，肯定就没有空翻现象了。
相对于同步(电平)触发器在CP=1期间接收输入信号，边沿触发器提高了工作的可靠性和抗干扰能力，且没有空翻现象。

4.4.1 边沿D触发器

电路构成：两个同步D触发器

工作原理

CP=0/1

这里我们可以总结得出CP=0时，主触发器保存（可以理解为没用），使用从触发器，是通过QM;CP=1时是使用主触发器，从触发器保存

CP是下降沿：1→0,CP’是上升沿

什么是CP下降沿：也就是我的主触发器快要关闭了（锁存），从触发器打开
也即是主触发器锁存CP下降沿时刻的值，即Qm=D，然后将这个值送入从触发器

然后变成CP=0,CP’=1，也就是第一种情况，D的值被锁存下来，Q将不变

D和三角形：那就是边沿触发器，然后CP输入端有圆圈就是下降沿有效，无圆圈就是上升沿有效。

特性表、特性方程

CP的下降沿到来的时候，输出是跟随输入的。

[例7]设下降沿有效的边沿D触发器初始状态为0，试对应输入波形画出Q和Q’的波形。

辅助线只画下降沿

到第一个下降沿之前，都是保持初始状态（根据题意是0）

然后到第一个下降沿，看那个瞬间，D的值是多少，输入等于输出，则改变Q的值。然后继续保持新Q的值，直到遇到下一个下降沿再做改变

我们发现对于同步D触发器，在CP=1期间输入多次变化，输出就多次变化（空翻）。但是对于边沿D触发器来说，只是在一个瞬间变化，其他都是保持，所以抗干扰能力强。

老师讲的是上升沿触发

因为这里的CP输入没有圈圈

4.4.2 集成边沿D触发器

双D触发器，上升沿触发，异步输入端R’、S‘低电平有效。四输入

注意：

这两个不能同时有效即00（我们想想低电平有效，不能两个都有效吧），输出就会同时为1不满足Q和Q’互补的关系

异步输入端优先级高过CP，高过D，也就是S’R’其中一个有效,那么就会屏蔽CP和D作用（即CP和D任意取值都不影响），然后R’=0,置0，S’=0,置1.(和与或门一样，低电平有效)

异步置的时候是想预制初始化状态，但当集成D触发器工作的时候，这R’=S’=1

这块芯片是上升沿有效，即上升沿输出=输入

也就是异步的时候和与非门一样，同步的时候和边沿触发器一样（条件是S’=R’=1）。

波形图

[例8]已知边沿D触发器74LS74的CP、D’、R‘，S’的波形，画出触发器输出Q和Q’的波形。

画辅助线的位置：CP上升沿，R’和S’有效（变化的时候）
这里第一个保持是因为：此时的R’=S’=1，这个时候CP和D就起作用了，发现CP不是上升沿，所以Q保持。
上升沿有效：上升沿一到就要把D送到Q里面，输出=输入

边沿D触发器的优缺点

优点

CP的上升沿(正边沿)或下降沿(负边沿)触发，解决了同步触发器的“空翻现象。抗干扰能力极强
有时钟信号，可以同步工作
没有约束条件

缺点

功能太少，只有置1、置0功能。

4.4.3 边沿JK触发器

这里我们只用记住符号，JK触发器，即JK输入，然后CP和三角形说明是边沿触发，然后圈圈表示下降沿有效。

JK触发器是D触发器延展出来的，所以只是在输入D上动了手脚，我们知道是J和Qn或非，然后K和Qn与，然后再或非。要用现态来表示

特征方程

和异或的那个计算相似。所以我们类比记忆：Qn+1=JQn‘+K’Qn（CP下降沿有效）

特性表

只有JK触发器有翻转功能，功能最齐全的触发器

记住这个简化特性表。分别有00，01，10，11四种情况

因为高电平有效，所以00是保持。那么这里的11是翻转
中间两个组合以J为参考，J=0，那么置0;J=1，那么置1

波形图

JK触发器的优缺点

优点

有时钟信号，可以同步工作；
没有约束条件
有两个输入端

缺点

存在“空翻”问题。
JK触发器只是通过信号反馈解决了约束条件的问题，但是没有解决空翻的问题。

4.4.4 集成边沿JK触发器

双JK触发器，下降沿触发，异步输入端R’、S‘低电平有效。【回忆一下我们前面的集成D是上升沿触发】

注意：

这两个不能同时有效即00（我们想想低电平有效，不能两个都有效吧），输出就会同时为1不满足Q和Q’互补的关系

异步输入端优先级高过CP，高过D，也就是S’R’其中一个有效,那么就会屏蔽CP和D作用（即CP和D任意取值都不影响），然后R’=0,置0，S’=0,置1.(和与或门一样，低电平有效)

异步置的时候是想预制初始化状态，但当集成D触发器工作的时候，这R’=S’=1

这块芯片是下升沿有效，即00保持，11翻转，J=1置1，J=0置0

也就是异步的时候和与或门类似，同步的时候为11.

波形图

画辅助线的位置：CP下升沿，R’和S’有效（变化的时候）
这里第一个保持是因为：此时的R’=S’=1，这个时候CP和J\K就起作用了，发现CP不是下降沿，所以Q保持。
下升沿有效：下升沿一到，如果S’R‘都是无效即11的话，JK判断

4.5 集成触发器

这里其实还有集成D触发器，集成JK触发器

T触发器和T’触发器：由JK触发器或D触发器构成，主要是用来简化集成计数器的逻辑电路。

4.5.1 T触发器

T触发器是根据T端输入信号的不同，在时钟脉冲CP作用下具有翻转和保持功能的电路。

逻辑符号

注意：输入是T和CP，然后含有三角形，输出是Q和Q’。CP有圈的就是下降沿触发，没有圈的是上升沿触发

特性表和特性方程

异或的关系(就和JK触发器类似，JK和Qn组合。这里T触发器是T和T’与Qn组合)
简化特征表：当T=0时状态保持；当T=1时状态翻转。（也就是我们正常的JK触发器，00保持，11翻转）

波形图

找到下降沿时刻做辅助线，Q初态=0，T=0保持；T=1翻转

得重点看这个逻辑芯片是哪个触发器：T触发器即（JK触发器），然后是下降沿触发

4.5.2 T’触发器

T'触发器是指每输入一个时钟脉冲CP的约定边缘时，状态变化一次的电路。它实际上是T触发器的翻转功能，即令T=1。

电路符号也没有T输入了，因为只有翻转功能，即T=1。输入CP，输出Q和Q’，且有圈是下降沿触发，无圈是上升沿触发。

下降沿触发翻转

波形图

T'触发器实际上是一个“二分频器”，Q的周期是CP的2倍，频率则是CP的1/2。

4.6 触发器之间的转换

由于实际生产的集成边沿触发器只有D型和JK型，只介绍如何将D型和JK型触发器转换成T和T‘触发器，及它们之间转换。

转换步骤

(1)写出已有触发器和待求触发器的特性方程。
(2)变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。
(3)比较两特性方程，求出转换逻辑。
(4)根据转换逻辑绘制对应电路了

T’触发器：将T端置“1”

JK触发器：下降沿触发

D触发器：上升沿触发

4.6.1 JK触发器的转换

4.6.1.1 JK触发器→D触发器

完全按照转换步骤来：

(1)写出已有触发器和待求触发器的特性方程。

(2)变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（根据第二章公式）

(3)比较两特性方程，求出转换逻辑。

这里的小tips就是JK→D转换，那么J,K写等号左边，D写右边

(4)根据转换逻辑绘制电路图

这里是已经有一个JK触发器了，所以是D输入信号(已知)，来表达未知JK

方法2:使用驱动表（看看就行）

已知现态次态，求得输入信号（JK）绘制的表

4.6.1.2 JK触发器→T触发器

特性表和特性方程

异或的关系(就和JK触发器类似，JK和Qn组合。这里T触发器是T和T’与Qn组合)
简化特征表：当T=0时状态保持；当T=1时状态翻转。（也就是我们正常的JK触发器，00保持，11翻转）

完全按照转换步骤来：

(1)写出已有触发器和待求触发器的特性方程。

(2)变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（根据第二章公式）

(3)比较两特性方程，求出转换逻辑。

这里的小tips就是JK→T转换，那么J,K写等号左边，T写右边

(4)根据转换逻辑绘制电路图

这里是已经有一个JK触发器了，所以是T输入信号(已知)，来表达未知JK

4.6.1.2 JK触发器→T‘触发器

T’：只有翻转功能。T=1

💡

重点记忆：

这里的JK触发器常常，如果输入端是1，高电平，那么就是T’触发器。如果输入端是一个字母（不一定代号是T），但是得反应过来是T触发器。

4.6.2 D触发器的转换

4.6.2.1 D触发器→JK触发器

D触发器是输出=输入，没有限制，JK触发器是异或

这里很关键，我们要求的就是D=…J+…K[根据我们那个左右放置的小tips也可以发现]，所以D直接等于JQn‘+K’Qn

这里是已知一个D触发器，但是D输入未知，但是已知JK信号

这里重点是电路的画法

我们分析表达式，两个与门一个或门一个非门（给K用，因为Q‘可以用D触发器的Q’输出反馈回去），CP输入

然后再分析J和Q’，那么D触发器Q’输出反馈回去作为与门的输入

我们前面更新触发器D，使用的是两个或非门和一个与门变成JK触发器。这里是两个与门，一个非门，一个或门，功能一样。所以触发器的结构可以有多种，但只要它的特性方程一样，功能就是一样的。

4.6.2.2 D触发器→T触发器

这里很关键，我们要求的就是D=…T[根据我们那个左右放置的小tips也可以发现]，所以D直接=T异或Qn

这里是已知一个D触发器，但是D输入未知，但是已知T信号信号

异或门：里面是=1，非门：里面是1外面输出是圈圈，或门：里面是≥1

4.6.2.2 D触发器→T’触发器

T’触发器是翻转：Qn+1=Qn’

注意:脉冲信号不要忘记接入了

注意：物理引出都需要画出结点，直接相加不算物理相交，可以理解为这个线上方/下方穿过去（没接触）

4.7 主从触发器（脉冲触发器）

4.7.1 主从RS触发器

电路组成

主从触发器由两级触发器构成，其中一级直接接收输入信号，称为“主触发器”。另一级接收主触发器的输出信号，称为“从触发器“。两级触发器的时钟信号互补，在不同的时段交替工作，能有效克服“空翻”现象。

注意这里的输入变成了高电平有效（基本的RS与非门触发器是低电平有效）

工作原理

下降沿的时候，主触发器SR有用改变Q，然后CP=0,从触发器输出

对比集成D触发器，CP=1的期间，整个输出过程之中，输出都跟随。

输出特性

高电平有效，跟或非门性质类似。CP=1期间：无论当前状态Qn是什么，如果R为1，那么我们就听reset的，即触发器放置0.如果S=1，那么我们就听set的，即触发器置1.（follow端口是高电平1的对应的功能）。00无效，那就是保持。
和我们的同步RS触发器一样

逻辑特性

正脉冲触发：即Q,Q’只有下降沿会发生变化
负脉冲触发：即Q\Q’只有上升沿会变化
区分同步RS触发器的符号：就是没有脉冲标志

主触发器的翻转问题

💡

主从RS触发器的思路就是，使用一主一从触发器，当CP=1时，空翻现象会在主触发器中出现，但是不会传递到从触发器中。只有当CP从1变为0时（相当于是时钟下降沿），才会将主触发器的状态传递到从触发器中。这样从触发器中的状态就不存在空翻现象了。

CP=1时接收SR,CP下降沿的时候送出去，CP=0的时候接收

在CP=1期间，主触发器的状态发生多次变化，需考虑整个高电平期间输入信号的变化情况，才能确定最终状态

波形图

Qm是主触发器的触发输出
CP的两个边沿都要画出辅助线
CP=1时候，S,R才会起作用，高电平有效，决定输出Q为多少。这里只会改变Qm。而最终的输出Q，只会在下降沿的时候改变。

下降沿1CP来到后，会看Q改变。此时QM=1，则QM接S，那么就是1
下降沿2CP来到的时候，发现Qm=0，那么Qm‘=1，输入R，所以输出Q=0

但如果直接画Q可能没那么麻烦，根据这个来就可以了

下降沿变化，其他都是保持
高电平有效，跟或非门性质类似。CP=1期间：无论当前状态Qn是什么，如果R为1，那么我们就听reset的，即触发器放置0.如果S=1，那么我们就听set的，即触发器置1.（follow端口是高电平1的对应的功能）。~~00无效，那就是保持。~~
这里发现了问题，就是最后那一段6下降沿的时刻，是出现Qm=1，就得是上升沿。但是如果zh00，就应该是保持就应该是ba